Post #11144

AMD готовит 3D-кэш для L2 В патенте US20260003794A1 AMD описывает многослойный L2-кэш с балансной задержкой. Стекирование L2-кристаллов через TSV позволяет увеличить объём кэша и одновременно снизить латентность по сравнению с обычной планарной реализацией. Пример из документа: планарный L2 на 1 МБ имеет задержку около 14 тактов, тогда как многослойный L2 того же объёма — 12 тактов. При этом архитектура масштабируется до 2–4 МБ без роста задержки. Центральное расположение TSV выравнивает путь сигнала и убирает длинные трассы внутри кристалла. Помимо снижения латентности AMD указывает на экономию энергии за счёт меньшей длины проводников, меньшей ёмкости линий и более короткого времени активного состояния кэша. Фактически AMD переносит логику 3D V-Cache на уровень L2, что может дать заметный прирост IPC в будущих CPU и GPU. Пока это лишь патент и не ясно будет он реализован или нет, но направление выглядит как следующий шаг после L3 X3D.