Plltxe.
@plltxe · Post #5883 · 12/03/2026, 00:00
Either my understanding of #Bidi is off, or Jordan Police screw up their Bidi RT: https://twitter.com/Police_Jo/status/2031410145427616135#RTL🐟
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Canale sorgente @WritingWay · Post #1211 · 25 apr
LA CONGRUENZA LOGICA DEI TESTI ✍🏻 Ci pensate quando rivedete il vostro testo? Conoscere è migliorare #scrittura#writingtips ✍🏻 Di solito è un aspetto che si affronta o in fase di struttura (sarebbe la cosa migliore) oppure in fase di revisione del testo (in realtà, in questa fase andrebbe più che altro verificata e non costruita). In che cosa consiste? 1️⃣ Concatenazione del testo. Ogni scena e ogni passaggio devono essere concatenati. 2️⃣ Legame logico: la concatenazione deve essere logica e verosimile. 3️⃣ Giustificabilità: tutto quello che avete scritto è comprensibile nel suo svolgimento? S’intende che è spiegabile, che ha senso, che ha una propria giustificazione. ❇️ Una buona revisione del testo deve tenere conto anche di questi aspetti. @writingway 🙌Se ti è piaciuto questo post e pensi possa interessare ad altri, inoltralo cliccando sulla freccia a destra.
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@githubtrending · Post #15220 · 14/10/2025, 13:00
#verilog#cocotb#embedded#fpga#iss#risc_v#rtl#verilator#verilog#vpn#vproc#wireguard This project creates an open-source, hardware-based WireGuard VPN using an affordable FPGA board, making fast and secure VPNs more accessible. Unlike slow software VPNs or costly proprietary hardware, this FPGA design runs WireGuard encryption and packet processing at near wire speed without needing a PC host. It uses common tools and languages (SystemVerilog, open-source FPGA tools) and includes a soft CPU for control tasks and hardware logic for data encryption and routing. This means you get a faster, more efficient, and customizable VPN solution that is open and affordable, ideal for learning, development, or deployment in cost-sensitive environments. https://github.com/chili-chips-ba/wireguard-fpga