Plltxe.
@plltxe · Post #5883 · 12/03/2026, 00:00
Either my understanding of #Bidi is off, or Jordan Police screw up their Bidi RT: https://twitter.com/Police_Jo/status/2031410145427616135#RTL🐟
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Canale sorgente @WritingWay · Post #1226 · 30 lug
LA PALESTRA DELL'EDITING🏋️♂️ #editing#scrittura#formazione📕✍🏻 ⏩ Come si corregge un testo? ⏩ Quali sono le tecniche di revisione da applicare a un romanzo, oppure a un manuale o a un saggio? ⏩ Le autobiografie si possono correggere, e come? ⏩ Come si interviene su un testo per l'infanzia? Se ti appassiona l'attività di miglioramento della scrittura, se scrivi per passione o professione, se sei un editor o correggi bozze e vuoi mantenerti in allenamento, ti invito a scoprire il corso LA PALESTRA DELL'EDITING Si chiama palestra per un motivo: faremo allenamento, lavoreremo sui testi, un laboratorio pratico e formativo che ti darà strumenti da applicare al tuo lavoro o alla tua passione. Chissà che tu scopra una nuova professione... 🙌Se pensi che questo evento possa interessare altri, condividilo cliccando sulla freccia a destra.
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@githubtrending · Post #15220 · 14/10/2025, 13:00
#verilog#cocotb#embedded#fpga#iss#risc_v#rtl#verilator#verilog#vpn#vproc#wireguard This project creates an open-source, hardware-based WireGuard VPN using an affordable FPGA board, making fast and secure VPNs more accessible. Unlike slow software VPNs or costly proprietary hardware, this FPGA design runs WireGuard encryption and packet processing at near wire speed without needing a PC host. It uses common tools and languages (SystemVerilog, open-source FPGA tools) and includes a soft CPU for control tasks and hardware logic for data encryption and routing. This means you get a faster, more efficient, and customizable VPN solution that is open and affordable, ideal for learning, development, or deployment in cost-sensitive environments. https://github.com/chili-chips-ba/wireguard-fpga